摘要: 随着MOSFET器件尺寸的成比例缩小，栅氧化层的厚度也不断的减小，泄漏电流成为低功耗和便携用非易失性存储器及CMOS逻辑电路所面临的严峻问题。当栅的氧化层小于3nm，无论从栅氧化层的电学特性还是从其可靠性角度来看，都出现一些新现象。例如，多晶硅... 展开 随着MOSFET器件尺寸的成比例缩小，栅氧化层的厚度也不断的减小，泄漏电流成为低功耗和便携用非易失性存储器及CMOS逻辑电路所面临的严峻问题。当栅的氧化层小于3nm，无论从栅氧化层的电学特性还是从其可靠性角度来看，都出现一些新现象。例如，多晶硅耗尽效应使得降落在栅极上的有效电压减小、量子效应更加明显、栅漏电明显增加，直接隧穿电流是栅漏电的主要成分。 针对以上问题，本论文采用理论分析、数值模拟和实验结果相结合的方法，对高K介质栅纳米MOSFET做了以下几方面的研究工作：(1)采用Fermi-Dirac统计分布和WKB隧穿模型，计算了纳米MOSFET的直接隧穿电流，分别对栅沟直接隧穿电流和边缘直接隧穿电流进行了模拟，做出了物理解释，并提出了减小边缘直接隧穿电流的方法一二次氧化栅-源、栅-漏交叠层和高K栅介质的方法(第二章)。(2)高K栅介质会引起边缘电场效应，为此本文第三章研究了高K纳米MOSFET的边缘电场效应，并从物理角度加以解释(第三章)。(3)研究了关态泄漏电流(Ioff)，对栅诱导的泄漏电流、亚阈区泄漏电流、带间隧穿电流及边缘直接隧穿电流进行了模拟计算且提出减小Ioff矿的方法(第四章)。(4)对Hf基栅介质中的HfO2材料特性和HfO2中的掺杂技术进行了较为系统的研究(第五章)。 通过以上几方面的研究，本论文取得了以下研究成果：(1)对n-MOSFET，在栅偏压高于平带电压但小于零伏(VFB<Vg<OV)的区间，边缘直接隧穿电流已远远大于栅沟直接隧穿电流，是栅泄漏电流的主要成分。(2)对纳米MOSFET，当栅介质材料的K值大于25以后，边缘电场将会明显增加，影响器件的关态泄漏电流。(3)纳米MOSFET在关态(Vg<OV)时，边缘直接隧穿电流是关态泄漏电流的主要成份，可能导致器件的静态功耗增大；但若使用高K栅介质，则可减小关态泄漏电流。(4)在研究纳米MOSFET泄漏电流时，同时考虑了边缘直接隧穿和边缘电场效应，这为选择合适的栅介质材料提供了依据。(5)使用HfSiON或HfLaO取代传统的SiO2作为栅介质可以使隧穿电流减小2-5个数量级，边缘电场效应也有效减小。上述结果对未来MOSFET栅介质新材料的选择及其相关器件效应的分析研究具有参考价值和指导意义。 收起